网络服务供应商正以令人瞩目的速度扩充其传输网络容量，来满足对带宽敏感的视频和网络多媒体应用的快速增长需求。不论在核心网还是城域网应用中，热门应用需求正在推动10G高速光纤连接向40G/100G更高速光纤连接迁移。创新需求针对多方面，以便在尽可能低的总体成本（TCO）下具有扩容能力，同时保持网络可靠性和服务质量。网络迁移由几项激动人心的创新技术推进，例如，相干光学，支持在现有或新光纤网络上进行40G/100G传输，同时减少外部绝大部分散射补偿模块。更多创新则来自IC前端，现有或刚起步的半导体供应商引进4×28Gb/s发射和接收电路，以增强系统速度和性能。

时钟技术的重要发展应适应技术突破，并能提供完整的满足40G/100G系统需求的硬件解决方案。时钟方案应用在核心传输网时必须有很高的性能，与此同时应用在城域传输网的高密度线路卡上也要足够灵活。性能和灵活性的结合对于城域网应用显得尤为重要，因为城域网有望逐步扩展并迁移到10G、40G和100G混合网络系统。

40G/100G光线路卡中的时钟设计难题

40G/100G光线路卡中时钟生成主要面临4个挑战：频率灵活性、时钟抖动、串扰抑制和锁相环（PLL）集成度。由于40G/100G系统通常需要支持多种协议，包括：OTU3、OTU4、10GbE和100GbE，因此他们也需要多种参考频率。表1显示40G/100G系统所需的典型频率。需要注意的是，这些频率中许多是小数频率，必须精确生成。时钟装置必须具备较高的输入抖动容限，并能同步到抖动的背板参考时钟、缺口时钟输入（对于OTN异步解映射应用）或本地时钟振荡器。这种需求增加了对时钟IC的限制，因为其PLL必须支持与输出频率相关的非整数输入频率。此外，40G/100G时钟电路可能需要支持现场可编程栅阵列（FPGA）解决方案（例如，322.265625MHz）或专用前向纠错（FEC）速率所需的自定义频率。要合成这些频率并保证很高的频率精度，开发人员必须采用支持任意速率频率合成的时钟IC。

超低时钟抖动是40G/100G系统规定的抖动要求中最重要的。由线路卡频率源、线路卡抖动衰减时钟、FPGA/ASIC内部锁相环（PLL）的固有抖动或者电路板级噪声源所导致的有害时钟抖动，使之很难满足系统级抖动要求。而且40G/100G PHY也产生时钟抖动。其外部提供的参考时钟必须在内部使用锁相环（PLL）倍乘到更高的频率并以线路卡需要的时钟速率驱动发射器。内部PLL中的额外抖动或者时钟线路上的其他部分也降低了整体设计的抖动容限。鉴于这些考虑，推荐采用抖动衰减的时钟或有超低抖动性能的本地振荡器（<0.4ps rms或更小）作为40G/100G PHY参考时钟。

电源噪声也影响时钟抖动。首先，开关模式电源产生纹波，导致增加振荡器或时钟上的抖动；其次，电源噪声也会由FPGA/ASCI和其他装置产生。FPGA/ASIC通常有多种同步切换的宽带输出。这种开关引起的电源线波动传播到电源平面，并耦合到相邻装置，包括时钟IC。精心设计电源平面、在IC间进行噪声隔离以及增加电源去耦合可以缓解电源噪声，然而，成本、PCB布局和设计约束可能会限制硬件设计人员采用这些技术。作为常用的设计规则，具有大幅度内部线性电压调整功能的时钟装置推荐用于对抖动敏感的应用，包括40G/100G系统。