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task模块如果用到不可综合的语句，就无法综合，只能用在system Verilog中用于描述行为。 ...
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期待 | 发表时间 2015-04-10
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OSP是Organic Solderability PreservatiVes 的简称，中译为有机保 ...
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莫北北 | 发表时间 2014-11-21
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一、解释 VCC：C=circuit 表示电路的意思, 即接入电路的电压 VDD：D=device ...
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lotuse | 发表时间 2016-10-20
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VxWorks操作系统是美国Wind RiVer公司于1983年设计开发的一种嵌入式实时操作系统( ...
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Dabing | 发表时间 2015-02-02
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今天，我看到硅谷招聘经理SteVe Buckley的一篇文章，正好探讨了同一件事的另一面：应聘者如何 ...
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Dabing | 发表时间 2015-02-03
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学习计划【Allegro资源汇总帖】：http://www.eeskill.com/plan/id/ ...
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永不止步步 | 发表时间 2015-06-25
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它是一个VeSA的标注，在显示器和视频适配器传输数据。通过DDC，显示器可以通知视频卡一些自己的特性 ...
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长长11 | 发表时间 2020-06-23
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阻塞和非阻塞语句作为Verilog HDL语言的最大难点之一，一直困扰着FPGA设计者，即使是 ...
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Dabing | 发表时间 2015-02-03
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编译指示(Pragma DirectiVes)可能是所有的预处理指令中最复杂的了，它的作用是设定编译 ...
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一帘幽梦飞 | 发表时间 2014-10-31
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最近学到了关于Verilog的阻塞赋值与非阻塞赋值的一些区别，经过网上查阅与仿真实验，有了一些理解。 ...
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期待 | 发表时间 2015-04-09
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RM近日宣布推出最新的MaliTM系列图形处理器产品。Mali是业内授权范围最广的图形处理器IP，适 ...
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倩倩 | 发表时间 2014-06-18
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州仔 | 发表时间 2014-05-13
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近日，在德国Garching庆祝巴伐利亚科学院莱布尼兹超级计算中心（Leibniz-Rechenze ...
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州仔 | 发表时间 2014-03-18
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基础知识：Verilog 不可综合语句；建立可综合模型的原则。 ...
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永不止步步 | 发表时间 2015-06-09
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本文介绍了基于VB 6.0的ActiVeX控件——Microsoft Communication通信 ...
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露水非海 | 发表时间 2015-12-18
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以下是一个在设计中常犯的错误列表这些错误常使得你的设计不可靠或速度较慢为了提高你的设计性能和提高速度 ...
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FPGA共有四种配置模式：从串模式（SlaVe Serial(＄566.8500)），主串模式（Ma ...
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Dabing | 发表时间 2015-02-04
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这段时间一直在看C++相关的数据结构，感觉STL库的出现确实给C++实现一些基本的数据结构更加的方便 ...
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期待 | 发表时间 2015-04-15
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USB，是英文UniVersal Serial Bus（通用串行总线）的缩写，而其中文简称为通串线， ...
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Dabing | 发表时间 2015-01-31
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Verilog键盘扫描程序 ...
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娇 | 发表时间 2016-03-26
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