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习惯了自己发现一些小问题,既然发现了,就记下来吧,不然又要忘了,这是多么悲痛的领悟。 ...
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永不止步步 | 发表时间 2015-10-21
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模块(module)是verilog最基本的概念,是v设计中的基本单元,每个v设计的系统中都由若干m ...
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期待 | 发表时间 2015-04-09
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软件使用版本:Quartus II 13.0+Modelsim_Altera10.1d
工程使用例 ...
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永不止步步 | 发表时间 2015-06-11
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本文提出了一种全数字差分BPSK扩频接收机的实现方案,通过Simulink仿真验证了该方案具有较低的 ...
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露水非海 | 发表时间 2015-12-11
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在飞行模拟器的设计中,为了使数据能够快速有效地在飞行模拟器的各个模块之间进行高速传递,提出了一种使用 ...
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永不止步步 | 发表时间 2014-04-18
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最近在看数电,看到了格雷码,阎石那本书介绍转换方法为:每一位的状态变化都按一定的顺序循环。不理解,然 ...
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期待 | 发表时间 2015-04-09
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本文采用verilog-HDL语言设计的支持红外通信协议IRDA1.0UART的软核既可单独作为UA ...
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畅学e | 发表时间 2015-04-24
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这两天在做verilog的ds1302,ds1302中有一个端口是输入/输出管教。即这个管教即是输出 ...
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期待 | 发表时间 2015-04-11
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1.verilog语言及其于硬件电路之间的关系。
2.器件结构(最好熟练掌握Spartan3,Ve ...
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晴空万里 | 发表时间 2014-07-26
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随着设计的复杂程度不断增加,要求把更多的资源放到验证上,不但要求验证能够覆盖所有的功能,还希望能够给 ...
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倩倩 | 发表时间 2014-06-12
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设计了一组基于CPLD的PLC背板总线协议接口芯片,协议芯片可以区分PLC的背板总线的周期性数据和非 ...
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永不止步步 | 发表时间 2014-07-26
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Candence混合仿真(spectre verilog)的一点心得1、IO口的问题。2、veril ...
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Dabing | 发表时间 2015-02-04
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采用时钟计数方法实现的单稳态脉冲展宽电路,能够有效、方便地对输入脉冲进行展宽和压缩。单稳态展宽电路的 ...
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在 verilog 语言最难弄明白的结构中“非阻塞赋值”要算一个。甚至是一些很有经验的工程师也不完全 ...
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Dabing | 发表时间 2015-02-03
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软件使用版本:Quartus II 13.0+Modelsim_Altera10.1d
工程使用例 ...
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永不止步步 | 发表时间 2015-06-11
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VHDL全名Very-High-Speed Integrated Circuit Hardware ...
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Dabing | 发表时间 2015-02-03
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VHDL其英文全名为VHSIC Hardware Description Language,而VH ...
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lotuse | 发表时间 2016-08-02
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以CPLD器件EPM7128SLC84—6为核心的电器定时开关控制系统设计实现24小时制时钟功能,可 ...
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创作者将verilog世界中的万物都看做【数据】,而【数据】被分成两大类即【常量】和【变量】,而无论 ...
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一帘幽梦飞 | 发表时间 2014-09-26
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本文章是关于verilog之可综合与不可综合的。 ...
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独狼 | 发表时间 2016-04-29
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