用的是MSP430g2553./*实验板MSP-EXP430G2 * 利用定时器编写PWM电路,驱动LED,并可以通过按键调节亮度
              
            
              
              这个是编程器的原理图,已经做成实物在出售了,电路没有任何问题
这个是PCB布线图,线路没有任何问题,需要的朋友可加我Q购买PCB板或套件。
这个是PCB板的3D图。
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毕业设计|by 
期待 |发表时间 2015-09-17 
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              求意见
上电后的效果,图中是第八号选手抢答
实物图
原理图
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毕业设计|by 
期待 |发表时间 2015-09-23 
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              1、简单描述一个单片机系统的主要组成模块,并说明各模块之间的数据流流向和控制流 流向。简述单片机应用系统的设计原则。(仕兰微面试题目) 
2、画出8031与2716...
              
            
              
                  昨晚,在用Quartus II对工程进行编译时,遇到了一个错误问题,足足让我想了10秒钟。如果是以前,一两秒就想到。看来是时间太长了,有点忘记了。说不定...
              
            
              
              今天做了一个实验,发现从Quartus II的Tools菜单下执行TCL脚本,如果TCL脚本里调用了其它TCL脚本,那么所有的TCL脚本就必须放在工程目录下,否则被调用的TCL脚本...
              
            
              
              我以前做了一块Spartan6LX45的开发板,配置电路如下图,由于产品化的需要将开发板精简,只是对M0和M1的连接做了修改,以前使用跳线选择,方法和xilinx的SP601、sp...
              
            
              
              最近在整SOPC,在xilinx的EDK开发环境中开发自己的IP,自己的IP中又要调用xilinx ISE中的一些IP,例如ram、rom、clock等,一直苦于不知道如何调用,找...
              
            
              
              WIDTH=64;这里将一副64*64bmp格式的灰度图数据做成.mif文件以便FPGA可以方便的读进RAM。
bmp前54字节是位图文件头和位图信息头,我们要提取的是54字节后...
              
            
              
              昨晚项目调试的时候遇到一个问题:
 
输入IQ交织、有符号的复信号,时序是:
iq_data&...
              
            
              
              所需软件:Quartus/ISE、EZ-USB_devtools、Labview与VISA驱动
步骤:
1,安装Quartus/ISE、EZ-USB_devtools、Labv...
              
            
              
              问题:将Quartus软件从11.0升级到13.0sp1后发现代码的中文注释全变成乱码了
解决:用第三方的代码编辑软件将原先的程序文件保存成“UTF-8 无BOM&r...
              
            
              
              本来想着把GTX后面两篇博文找时间写了,但是最近实在是忙,一直在搭图像处理的AXI框架和整FPGA-DSP双平台的板子,下面先和大家分享一下调试心得。
最近调试一块新的Artix...
              
            
              
              最近有个FPGA+DSP架构的项目,安装了DSP的开发环境CCS,这里介绍下CCS的使用方法。说明:开发TMS320C6678,建议使用CCS5.0以上版本,以下介绍基于CCS5....
              
            
              
              ISP(In-System Programmable;在线编程)。ISP笼统的说就是在线编程,把单片机焊到电路板上,如果发现程序哪里有不合适的地方,可以直接通过pc进行编程,而不用...
              
            
              
              一:generateVerilog-2001添加了generate循环,允许产生module和primitive的多个实例化,同时也可以产生多个variable,net,task,...
              
            
              
              (一)Quartus警告解析  1.Found clock-sensitive change during ACtiveclock edge at time<tim...
              
            
              
              Error: Specified license is not valid forthis mAChine 
Quartus II 软件没有破解好,重新破解试...
              
            
              
              WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en&n...