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IAR生成430烧写方法有2种,
第一种是;将工程的debug模式切换成release模式,看图片操作。
那个.d43文件就...
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之前已经对MSP430F4250的SD16_A进行了入门级的了解和设置,但由于项目有要求:
AD——模拟信号频率范围100~20kHz,采样率40kHz,...
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1.关于MSP430F4250:
2.关于MSP430F4250 AD:
参考MSP430X4XXFamily User’s Guide:
关于16位AD采样...
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今天在阅读RF_Example_Code_v1.0中头文件cc430x613x.h时发现了几部分的疑问。
首先来看一下cc430x613x.h 中的3个#d...
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需要注意的事项如下:
1) 通常在满足运算需求的前提下,尽量选择为变量定义字节少的数据类型。
比如最常用的int和char,int是16位的,char是8位的,如果没有必要,不...
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这个是编程器的原理图,已经做成实物在出售了,电路没有任何问题
这个是PCB布线图,线路没有任何问题,需要的朋友可加我Q购买PCB板或套件。
这个是PCB板的3D图。
&nbs...
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毕业设计|by
期待 |发表时间 2015-09-17
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求意见
上电后的效果,图中是第八号选手抢答
实物图
原理图
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期待 |发表时间 2015-09-23
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问:
公司之前的一个项目,板子是测试好功能的,然后做为售后库存。
但是最近要出一点那个项目的货,就拿出来再测试 一下功能,结果发现部分板子不能通讯连接了,重新烧录...
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因工作需要,最近在测试FLASH,正好手头有NUC505,便用来进行测试。测试了很多厂家的x25x系列的芯片,GIGADEVICE,WINBOND,EON,AMIC等...
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在《都是IO弱上拉惹的祸》文中,提及了Altera的CPLD在初始化时管脚通常会处于弱上拉状态。在实际示波器采样来看,就表现在上电初期IO脚会有一个短暂(当时是持续大约几百us)的...
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昨晚,在用Quartus II对工程进行编译时,遇到了一个错误问题,足足让我想了10秒钟。如果是以前,一两秒就想到。看来是时间太长了,有点忘记了。说不定...
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我以前做了一块Spartan6LX45的开发板,配置电路如下图,由于产品化的需要将开发板精简,只是对M0和M1的连接做了修改,以前使用跳线选择,方法和xilinx的SP601、sp...
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近期项目的板卡焊接回来,开始进行硬件调试。在调试FPGA最小电路能否正常工作的时候,出现了这样一个问题:用JTAG烧写器往FPGA中烧写配置文件的时候,文件可以正常烧写,但是FPG...
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最近在整SOPC,在xilinx的EDK开发环境中开发自己的IP,自己的IP中又要调用xilinx ISE中的一些IP,例如ram、rom、clock等,一直苦于不知道如何调用,找...
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Xilinx的FPGA设计有一套自己的开发工具——ISE。ISE功能强大,其中最重要一个就是它里面自带了大量的程序模板,使得设计人员不需要自己手动敲一些重复...
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在ISE14.2中使用IP核,在Core Generator中新建工程,选用Virtex-5的板子,型号为xc5vlx110t-1ff1136,然后找到DSP48 marco,配置...
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Error:
Can't launch the ModelSim-Altera software -- the path to the location...
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第一个问题是,SDRAM上电后默认存储的是什么数据?随机数据吗?通过实验似乎是随机数据,如下图所示
但是在调试的时候发现一个比较有趣的问题是,当电路板掉电后重...
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http://www.eeskill.com/artICle/id/38054 就是这篇文章
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这是刚开始学习FPGA时候,积累的一点资料。
具体如下,其实作者强调了在用FPGA做设计的时候,要注意同步设计,盲目的使用
信号做时钟,在时序分析上有很大问题,隐含着很大风险。...