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在ISE14.2中使用IP核，在Core Generator中新建工程，选用Virtex-5的板子，型号为xc5vlx110t-1ff1136，然后找到DSP48 MArco，配置...
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昨晚项目调试的时候遇到一个问题：
输入IQ交织、有符号的复信号，时序是：
iq_data&...
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这是刚开始学习FPGA时候，积累的一点资料。
具体如下，其实作者强调了在用FPGA做设计的时候，要注意同步设计，盲目的使用
信号做时钟，在时序分析上有很大问题，隐含着很大风险。...
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原Verilog程序如下：
wire [22:0] Total_MAx;
reg [23:0] Mixed_MAx;
wire [23:0] overflow_e...
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所需软件：Quartus/ISE、EZ-USB_devtools、Labview与VISA驱动
步骤：
1，安装Quartus/ISE、EZ-USB_devtools、Labv...
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本来想着把GTX后面两篇博文找时间写了，但是最近实在是忙，一直在搭图像处理的AXI框架和整FPGA-DSP双平台的板子，下面先和大家分享一下调试心得。
最近调试一块新的Artix...
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板子上因为IO口不够用，采用了一个I2C转8路GPIO的芯片PCF8574（tssop20），控制Darlington管MC1413，驱动后端的7个Relay。
控制逻辑简图：
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最近有个FPGA+DSP架构的项目，安装了DSP的开发环境CCS，这里介绍下CCS的使用方法。说明：开发TMS320C6678，建议使用CCS5.0以上版本，以下介绍基于CCS5....
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目前市场上FPGA型号种类越来越多，价格也相差很大，一个项目选择的FPGA是不是合适，不仅影响到项目成本，甚至有时候可以决定项目的成败。那么如何在项目初期进行FPGA选择呢？我们需...
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ISP（In-System ProgramMAble;在线编程）。ISP笼统的说就是在线编程,把单片机焊到电路板上,如果发现程序哪里有不合适的地方,可以直接通过pc进行编程,而不用...
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背景：Xilinx公司的FPGA ，ISE 13.4 开发环境， verilog HDL语言
问题描述：检查语法没有错误，用modelsim仿真也可以，但...
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一：generateVerilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，...
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(一)Quartus警告解析 1.Found clock-sensitive change during activeclock edge at time<tim...
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Error: Specified license is not valid forthis MAchine
Quartus II 软件没有破解好,重新破解试...
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自动生成Tcl文件
Project -> Generate Tcl File for Project...
弹出如下对话框，设置脚本路径。
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WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en&n...
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驱动安装
-问题描述
Windows7系统对驱动程序的使用要求有数字签名，否则无法正常使用 -问题解决 开机按F8界面，选择禁用驱动程序签名强制
时序仿真...
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一 背景
最近在拿FPGA测试ISA总线的时序，同时ISA总线的MAster是用研华工控机pcm3362。工控机跑的UBUNTU系统，所以总体是在测试Linux环境下，驱动程序通...
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如题,,,再附加上程序的控制说明.......是用GW48教学实验箱仿真的
如果对你有帮助,请大家顶上...
程序直接贴上了
控制说明：
1、电子琴：程序设计采用八个输入端...
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1.电阻 固定电阻：RES 半导体电阻：RESSEMT 电位计；POT 变电阻；RV...
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