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本实例使用Quartus II中用于例化IP核的Megafunction配置一个PLL模块，PL ...
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lotuse | 发表时间 2016-09-18
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上次分析了建立时间，现在来分析下保持时间。
保持时间：指在时钟上升沿到来之后，输入数据需要稳定的时 ...
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期待 | 发表时间 2015-04-11
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本文在CycloneⅢFPGA中实现异步FIFO和锁相环(PLL)结构的设计，避免复杂的时钟管理，简 ...
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YYJ | 发表时间 2015-05-15
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在一个FPGA项目设计之初，全局网络的建立至关重要，其中包括时钟网络和复位网络。而通常设计者对时钟网 ...
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永不止步步 | 发表时间 2015-07-18
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本文为大家提供一个基于AVR单片机实现电子时钟设计。 ...
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基于绝热开关理论的能量回收逻辑与传统的静态CMOS逻辑相比,能够大大减少电路的功率消耗。这里介绍了一 ...
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LCD的接口时序波形如图所示。VSYNC是场同步信号，低电平有效，从时序图可以看出，VSYNC是 ...
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lotuse | 发表时间 2016-09-26
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DSP的内部指令周期较高，外部晶振的主频不够，因此DSP大多数片内均有PLL。但每个系列不尽相同。 ...
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Me | 发表时间 2016-01-11
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目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和 ...
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本文旨在描述如何针对给定应用优化设置，同时考虑控制器架构、时钟、收发器、逻辑接口隔离等硬件限制。文章 ...
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hcay | 发表时间 2014-12-24
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X1226具有时钟和日历的功能，时钟依赖时、分、秒寄存器来跟踪，日历依赖日期、星期、月和年寄存器来跟 ...
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期待 | 发表时间 2015-04-01
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本文重点要讨论的是，路径过长时，如何通过增加有用时钟延迟(useful skew) 来达到时序的满足 ...
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单片机体积小、重量轻、抗干扰能力强、环境要求不高、价格低廉、可靠性高、灵活性好、开发较为容易。尤其是 ...
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Dabing | 发表时间 2015-04-09
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一般正常运行时，我们使用的时HSE（外部高速时钟源），当准备进入低功耗时，我们会切换到内部高速时钟H ...
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王者风范 | 发表时间 2015-12-17
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本文主要介绍的是RC时钟信号产生电路 ...
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hcay | 发表时间 2015-02-15
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在设计FPGA项目的时候，对时钟进行约束，但是因为算法或者硬件的原因，都使得时钟约束出现超差现象，接 ...
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永不止步步 | 发表时间 2015-07-15
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消费者对采用多媒体嵌入式处理器产品的需求迅速增长，这既要求提高性能又要求降低功耗。但是高性能处理必须 ...
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宝啦宝呀 | 发表时间 2015-04-21
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基于P89C51RD2和FPGA的信号延时模块主要用在传输时钟信号、数字同步信号等对信号延迟有高 ...
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小尚 | 发表时间 2015-11-12
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OmniClock系列支持从8 kHz到200 MHz的任意输出频率，有三个单 ...
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粽子糖果 | 发表时间 2017-06-06
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基于多路移相时钟的测频模块方案设计 ...
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黑魔 | 发表时间 2014-03-15
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